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You will be updated with latest job alerts via emailJob Alert
You will be updated with latest job alerts via emailFonde en 2019 avec le soutien de lUnion europenne SiPearl incarne le rve de lEurope de matriser le cur technologique de ses supercalculateurs : le microprocesseur.
SiPearl dveloppe Rhea le microprocesseur europen hautes performances et basse consommation ddi au supercalcul et IA.
Cette nouvelle gnration de microprocesseurs ciblera en premier lieu lcosystme EuroHPC qui dploie en Europe des infrastructures de calcul intensif de classe mondiale pour rsoudre les dfis majeurs de la recherche mdicale de lintelligence artificielle de la scurit de la gestion de lnergie et du climat avec une empreinte carbone rduite.
SiPearl travaille en troite collaboration avec ses 30 partenaires du consortium European Processor Initiative (EPI) - grands noms de la communaut scientifique des centres de calcul intensif et de lindustrie - qui sont ses parties prenantes futurs clients et utilisateurs finaux.
SiPearl emploie plus de 190 personnes dans :
SiPearl fait partie de la promotion 2024 du programme French Tech Next 120.
Dans ce rle vous travaillerez en troite collaboration avec notre Vrification Team Lead afin de dfinir et piloter larchitecture de la plateforme de vrification des microprocesseurs de SiPearl. Vous serez un acteur cl dans la conception et la validation de nos SoC de nouvelle gnration tout en encadrant une quipe dingnieurs.
quoi pourrait ressembler une journe normale au travail :
Dfinir larchitecture de la plateforme de vrification (UVM/SystemVerilog C/C Python).
Dvelopper et maintenir les environnements de test bancs de vrification et simulations fonctionnelles.
Planifier prioriser et suivre les activits de vrification tout au long du cycle de dveloppement.
Encadrer et accompagner une quipe dingnieurs en vrification.
Collaborer avec les architectes systmes les quipes design et logiciel embarqu.
Ce qui vous permettra de russir dans ce rle :
Minimum 7 10 ans dexprience en vrification ASIC/SoC dont 3 5 ans dans un rle darchitecte ou de lead.
Matrise de SystemVerilog/UVM VHDL/Verilog C/C scripts Python/TCL.
Exprience confirme en gestion dquipe et pilotage de projets techniques.
Bonne comprhension des architectures SoC et protocoles de communication (AXI AHB PCIe Ethernet).
Leadership capacit fdrer une quipe et excellentes comptences en communication.
Formation : Bac 5 ou Doctorat en lectronique microlectronique informatique embarque ou quivalent.
Langues : Franais courant et anglais professionnel (lu crit parl).
Une exprience dans les domaines suivants est un plus :
Mthodologies de vrification formelle assertions (SVA).
Outils de simulation (Synopsys VCS Cadence Xcelium Mentor Questa).
Participation des projets innovants de pointe dans un environnement international.
Cher(e) candidat(e) mme si vous estimez ne pas remplir toutes les qualifications mentionnes ci-dessus veuillez postuler quand mme et nous expliquer pourquoi vous pensez tre la personne quon recherche.
Processus de recrutement
Entretien de dcouverte avec notre Talent Acquisition Partner (30)
Test AssessFirst - il ny a pas de bonnes ou de mauvaises rponses ; notre objectif est de voir au-del de votre CV (45)
2 entretiens techniques (1h chacun)
Entretien avec votre rfrent RH (30 min)
tes-vous curieux/euse den savoir plus sur nous
Chez SiPearl nous nous engageons construire un lieu de travail diversifi et inclusif qui prospre grce la force de perspectives et dorigines varies. Nous recrutons des talents en fonction du mrite de lexprience et de lalignement avec les objectifs et les valeurs de notre entreprise.
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